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A tool for transient fault analysis in combinational circuits

  • CNRS LTCI

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Résumé

With technology downscaling, the vulnerability of combinational logic circuits to transient faults has increased resulting in error rates approaching those of memories. Thus, to guarantee a good use of selective hardening techniques, fast and accurate approaches for transient fault analysis in logic circuits are needed. In this work, we describe a methodology for Soft Error Rate (SER) evaluation in combinational logic circuits that manages the dependency of logical and electrical masking effects in case of reconvergent fanouts. The approach combines analytical transient fault propagation model and fault simulation to speed up simulations.

langue originaleAnglais
titre2015 IEEE International Conference on Electronics, Circuits, and Systems, ICECS 2015
EditeurInstitute of Electrical and Electronics Engineers Inc.
Pages125-128
Nombre de pages4
ISBN (Electronique)9781509002467
Les DOIs
étatPublié - 23 mars 2016
Modification externeOui
EvénementIEEE International Conference on Electronics, Circuits, and Systems, ICECS 2015 - Cairo, Egypte
Durée: 6 déc. 20159 déc. 2015

Série de publications

NomProceedings of the IEEE International Conference on Electronics, Circuits, and Systems
Volume2016-March

Une conférence

Une conférenceIEEE International Conference on Electronics, Circuits, and Systems, ICECS 2015
Pays/TerritoireEgypte
La villeCairo
période6/12/159/12/15

Empreinte digitale

Examiner les sujets de recherche de « A tool for transient fault analysis in combinational circuits ». Ensemble, ils forment une empreinte digitale unique.

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